欧宝娱乐平台网站:备战秋招-面经篇
作者:欧宝娱乐下载平台} 发布时间:2022-08-12 02:35:22

  本科二本通信专业,硕士985集成电路专业,但是实验室非IC方向,同门偏电化学方向,自己的课题偏嵌入式方向,自学验证+路科V2验证课程,学习时间半年,验证项目经历是V2课程实验。秋招从八月份开始投递简历,一共投了近三十家,投递岗位方向均是数字验证,面了10家左右,最终收获四家offer。

  第一家面试企业,主要做激光雷达,工作地点上海,创业公司,薪资不错,电话面试主要问了组合逻辑与时序逻辑,同步异步,状态机,uvm寄存器等问题,偏基础,但是自己准备不足,一面挂。以下是朋友面试禾赛时的问题:部分问题比较偏,也是因为朋友简历有相关内容。

  由此,我发现我的基础薄弱,所以我根据面试情况狂补了基础,事实证明确实有效。主要是看腾讯课堂视频:数字IC与FPGA面试笔试讲解,这个博主同系列有好几个视频,可以用来看看考点,补基础。

  八月初投递的,提前批当时免笔试,直接面试,电话技术面是一个做后端的人面试,主要问了:同步与异步的区别以及用哪个更好,数字IC的整个流程,你所了解的EDA工具,时序分析,建立时间与保持时间以及谈谈工作地点等等。后来等到九月正式批直接发放offer。签约时给的后端岗,谈薪资时,我想高一些,所以现场又问了一些你对后端的了解,最终地点与薪资比较满意,但我最终还是拒了。

  这是一家台企,主要工作地点苏州。面试时间八月底,电话面试官是他们数字组的验证经理,大概面了40分钟,除了前面提到的那些数字集成电路的基本知识以外,被问到:验证计划包括哪些,sv的rand与randc,面向对象编程,uvm的phase机制,uvm_config,sequence与sequencer,virtual sequence等等。面试过程中遇到不太会的,面试官还会主动讲解,面试官比较nice。九月上旬拿到offer.

  这三家放一起说,感觉面的还行,不知道咋凉了。普瑞南京的台企,电话面试,两个面试官一人一句面了一个小时。把简历写的全文了,包括问了绿皮书所有代码是否都跑过。豪威:上海的外企,在实验室桌子上趴着睡觉时,打电线分钟,主要围绕SV与UVM。兆芯:上海的国企,QQ视频面试半个小时,主要围绕SV与UVM。这三个均是技术面完就凉了,自我感觉大部分问题都答出来了,可能是一些关键问题上答得不好。

  现场笔试,笔试完当晚面试。面试官很nice,聊的很开心,但是个人综合能力太差,遂凉了。现场给出一个时序路径图分析,写SV代码,手写递归等等,还聊到个人兴趣爱好,包括如何了解到复旦微。

  从去年秋招开始,华为芯片岗与逻辑岗增加笔试,面试需要手写代码,代码不过,面试over。一面:面试官给出一段序列,用状态机做序列检测,聊了下验证项目的整体结构,边写边画,并说明每部分怎么做、干什么,讲覆盖率有哪些,怎样才算验证工作完成,验证人员的基本要素。二面:手写回答一个问题,讲实验室课题的项目。三面:聊地点,期望薪资,做设计还是验证(华为统一为数字方向)。没有到第三面的直接凉,基本三面完了就泡到资源池,等待开奖。最终拿到offer。

  现场笔试完,隔一天后现场面试。笔试设计验证一套试卷,验证题只有一两道,给出一段SV代码写出执行结果,SV的基本语法。由于上过V2课程,这部分对于我比较简单。技术面:讲了验证项目的框架结构,怎么做覆盖率,写一个断言例子等。HR面:聊工作地点意向,职业规划,面了哪些公司,结果如何(我就说了两家大公司和两家小公司,说拿了两个offer,一个没有不是有点惨吗)。最终选择地点工作西安,十天后电话通知给的SP,性价比极高。

  正式批面试时,我已经签了三方半个月了,整体状态全无,凉。主要围绕SV与UVM,重点是面向对象编程的三要素,怎样才算验证完备,一个系统验证需要考虑哪些问题。

  最终个人想去大公司,选择华为,论性价比兆易创新不错,想留西安的同学可以关注一下。每次面试完我都会在本子上记下面试中的问题,然后复习一遍,我推荐大家也这样做。因为很多时候面试问题会重复,这样做也可以查漏补缺。对于非科班的,个人觉得不管你是不是做芯片的,是不是相关专业的,你想应聘这个岗位,那你需要对这个岗位做适当了解,所需技能不一定要精通,但你得了解,这样让面试官知道,你要做这个岗位,做了哪些准备工作,在短时间内学到了什么程度,潜力如何。机会永远是留给有准备的人。

  项目对口专业对口,简历关刷人很多,教研室只有两个过了简历,要求本硕985,还要求专业对口,本硕成绩都比较高。

  很水,主要问问看你来南京的意愿,他们主管说看你远道而来,第一面肯定不会挂你,但是接下来是带你去下面部长面试。先做自我介绍,问了问为啥本科体育成绩那么差?有没有女朋友,属于什么性格的人。

  部长面:问题差不多,问了有没有在写文章,多问了了不了解波束成形,你的雷达测向是怎么测得。

  填个问卷,父母单位职位,期待薪水,找工作看重的几个要素,问怎么看待华为,研究所也加班为啥选择来这里。一天面完,如果通过了,第二天就发了性格评测。

  回到学校赶紧做完,感觉就是按照自己性格做的,少说话多做事,结果过来大概一个月又收到评测短信,问那边说性格测试挂了,所以重新发一次让重做一次。然后这次就很认真,找了个同学参谋一起做,结果还是挂了。。。。。。可能天生不适合体质内吧。

  讲道理,如果不是性格测试,我线所的,加班没有外面公司重,给的待遇确实挺好,22W-25W+12*8K公积金+事业编+600房补+400油补。没有中年危机,除了他们不做芯片,进去应该是去做FPGA/嵌入式开发。

  据说今年中兴提前批比去年要求高了不少啊,我有同学报了FPGA的班面试被怼的挺惨。我们组中兴是被内推过去的,所以基本上都是第一波面试。

  主要就是问项目,问项目中开发工具,遇到哪些问题,你项目中ARM部分的C代码是谁写的,然后看简历我还做过后端,问了大概40-50分钟?然后说感觉我基础知识蛮扎实的。然后挂了,然后过了几分钟,又打电话过来问你的意向城市是哪里?我说优先二线城市吧,成都南京。貌似一面通过了后,会收到测评短信,目前做完评测(内容就是一些类似公务员行测题这种)。

  牛客网视频1对1,对面是苏州的开发人员,问了项目,比较注重细节,问我怎么处理从BRAM的数据搬到DDR3里的时序,有没有考虑过AXI的高级功能,我项目比较多,应该是为了把控时间吧,就聊了两个项目,问我FFT模块里的专利创新点。我是怎么设置FFT模块为50Mhz,是怎么考虑数据量带宽的。我说,单测自己写的FFT模块的后端在tsmc180nm只能跑到50M,所以我们都是根据后端跑的频率做的DEMO,事实上DDR3的时钟有500Mhz,足够满足写入数据量的带宽。

  感觉乐鑫HR蛮傲气的。上来问说我成绩比较好,问我属于天赋类还是努力类。我说我是总结类,会写一些博客总结项目,然后就问有没有github项目,为什么没有把博客链接写简历上。

  我简历有参加比赛,然后问为什么没有拿国奖,我说团队磨合问题吧。然后就进圈套了,你觉得是你自己的问题,还是队友问题。如果重新打那次比赛,你会怎么做。你怎么看待大公司的必要的恶?最近在看什么书,有看什么技术类的书?有没有看宣讲会,对乐鑫有什么了解和看法。未来的职业发展。然后问了我们教研室有几个过了笔试,好像就两个。

  然后问了问期望薪水,我说VIVO东莞给了我们教研室这边offer 24W-30W,我觉得在这之间吧。然后他问你们组拿了几个VIVO的offer,我说有6,7个。

  感觉要跪。面试官是技术主管,肉眼可见的劳累,头发都白了。感觉他们需要对verilog非常精通的人,按他的话说需要在写代码前,电路就已经在脑子里了。

  首先是自我介绍,我讲到第三个项目就被打断,然后问这个项目有传承吗,是全自己做的还是在前人基础上,我确实是自己做的,之前的师兄的毕设代码都是我弄的呢。。。。问我写过那些接口,AHB,APB,AXI,SPI,IIC。然后问我,为什么AXI比AHB块,我说数据通路读写AXI是分开的,读写效率更高,而且AXI burst传输只要配置好传输字节数,然后送起始地址,设置递增传输,剩下只要传数据进去就行了,而AHB必须读写占用同一数据通路。他说他问的是为什么更快????我不理解,读写效率更高不就数据吞吐量更高吗?至于时钟频率,那个得看工艺和具体电路实现吧。

  项目还问了具体算法的实现,算法功能啥的。他也只问了3个项目,MCU的项目就没有问,可能觉得时间太长了。还问了我Verilog有几年的经验。脚本语言使用程度,我本科毕业设计是用Python写的,问写了啥。用没用过正则变换,木有。用python写的算法。

  linux使用程度,后端工具都是在linux环境下使用的,还比较熟。问用什么编辑器,正常大佬们肯定都用vim啊,但我日常vim用得少,我怕他问些比较高级的用法就说用gedit。

  他问,同步时钟的脉冲信号怎么检测上升沿和下降沿,画时序图给他看。视频面试交流起来太麻烦了。画好后,问如何用检测信号来还原原始的脉冲。

  我提出的方案是用检测信号当D触发器的时钟,然后再做一些组合逻辑就行。他说,这个方案在同步时钟电路中是不允许这样做的,在高频下会出问题。然后问我还有没有方案,我说我想不出来了,感觉正常用时钟会延一个周期。然后他问我觉得这个理论上用电路可以实现吗?我说除非有预测电路,感觉不太可能实现吧?

  还问我愿不愿意做验证,我觉得可以,问为什么,对验证有哪些看法。还有愿不愿意做流程,就是综合,DFT这块。我说DFT我没学过。

  接下来我提问,问他觉得我有哪些需要改进的地方,他说感觉我经历比较丰富,前后端测试都跑过,嵌入式也搞过,通信的算法也做过,也有完整流片经历。但是问题在于需要做些总结,设计岗需要对verilog非常精通的,我这方面并不突出。(然而我这种啥都做过一些的反而在面14所和中兴的时候那边却还是觉得比较好,说基础比较扎实)。

  问他有些二面就有offercall是为啥?他说应该是资源池,待定的这种,正式offer都需要三面的,一般是等别人放弃offer就会联系offercall。

  然后问了问他们对新人培养啥的,一年内会有导师带,有什么问题就可以直接问他,没有系统培训,上项目练手最快。

  这家算射频领域独角兽吧,数字的规模不大。今年问hr说只找5个,因为要保证1对1培养,新人有1个月虚拟Lab(前端验证综合全程不含后端)。

  概念就是基础的setuptime,holdtime。jitter,skew。异步复位同步复位解释,如何跨时钟域传多比特这种类型的。比较基础。

  附加题:每个时钟输入一个bit,检测12bit数是否能被5整除。这个我有比较好的方法来简化。

  面试官是从海思那边挖过来带团队的,感觉比较年轻。这边团队目前数字3个人,然后社招2个,应届5个。感觉不看重你的本科研究生成绩啥的,主要关注你的项目。对自己的项目一定要非常非常了解,问的总线区别。mcu里面AHB总线里hready in和out你是怎么连master和多个slave的。你的验证平台怎么搭建的,matlab的仿真算法的数据是浮点数,怎么跟你的硬件计算结果来对比。SPI时序,你的SPI后面有没有用fifo,怎么实现的状态跳转。讲详细算法如何实现,以及你的项目创新点在哪里。MCU如何仿真的,是如何用FPGA原型验证的。后端频率上不去,组合逻辑延时,你是怎么优化的。ARM的keil C代码是谁写的。你会那些脚本语言,perl会不会。Tcl脚本会不会,DC综合的脚本谁写的。

  我问了以下这边验证怎么做的,这边说小模块可能会搭平台,大的系统是自己写sv来验证的。然后说会不会有专门的验证岗,设计岗,他说目前规模比较小,很多是兼职的,不是来当螺丝钉,可能验证会兼职小模块的设计,设计也会负责一部分验证,以后规模大了就可能分开了。

  hr说这边感觉招过来的全是电子科大的,面试我的leader也是成电毕业从海思挖过来的,我有挺多师兄在这边工作,所以大致情况我也有些了解。这边周末加班给钱,平时按我问在这里工作的师兄,就是996,但是其实比较弹性,如果自己的活做完了就可以先走人。一般周6要过来加班。公积金是给20% ,自己交7%。年假10+带薪工作月份/2。其他就是闲聊,问下家里情况,意向地点啥的。问薪水意向,我说跟乐鑫差不多吧。去年卓胜成都好像也是18K16这个样子,多的有1818这样子。然后说可以加微信,了解进度,大概1个多月后会有消息吧。

  自己准备了很多体系架构的知识,但是一点都没问到,估计面试官不怎么熟悉这方面业务。

  一面是技术现场面,二面是技术视频面,一面二面一个北京一个上海,三面可能是HR或者主管综合面。

  张江房价贵不贵,住在哪儿,金桥和张江还是有一段距离的。他们的业务是在服务器中用FPGA加速。

  介绍公司有几个组:wifi网口之类的数据输入输出组(主要在美国),soc组(一半美国一半上海,人比较多),视频输入输出(很大的组,上海美国都有),视频编解码组(小组,主要在美国,不想招太多人,今年最多就招一个,还和我吐槽招人太难了),想去哪个组都可以商量,没啥问题

  验证方案:组里有自己的很成熟的视频编解码验证平台(不是uvm),很稳,最近几年从不翻车

  新司机培训计划1:视频编码里面有一个单独的模块,可以提高画面质量(但这个模块不是必须功能),会有老司机带着新司机做这个模块的设计,但这个是组里自己的培训计划,公司层面没有自己的ic培训计划

  新司机培训计划2:如果觉得单独写一个模块有点困难,想先了解视频编解码,可以在新司机培训计划1前,先读公司编解码技术文档,然后老司机带着写一些新模块的文档和技术专利文档,但这个也是组里自己的培训计划

  神经网络里面,deploy时候参数会从浮点数转成int8,其中很多是0,如何压缩

  假设有一个乘法器,工作在600mhz,别的逻辑(包括bram)只能工作在250mhz,要怎么充分利用这个乘法器

  过程中他也给我介绍了很多fpga加速神经网络的知识,比如目前的瓶颈,fpga在什么方面合适。面试官nice,面试过程以讨论为主

  我前面一半时间都差不多是关于项目,围绕简历上的项目去问,写的基本都会涉及,主要会关注项目职责,自己承担了哪些工作,tb架构,难点是什么,golden data 怎么来,如何去配寄存器,寄存器值采用什么方法去传递到C中,因为我有DMA的项目,所以就围绕apb ahb axi总线去问了下,三种总线的区别,优缺点,ahb axi为什么是高速总线,ahb最快几个clk就可以完成一笔command(这个我不太会…..面试官笑了笑,emmm,了解不太熟嘛)。

  最后就是关于基础知识,断言断言还是断言!!!汇顶貌似特别看重断言。。。tlm port有什么各自区别,phase机制,uvm有啥通信机制(第一个想起的只有tlm,他问还有啥,就只能答了mailbox,再问的时候一脸蒙蔽….),sv怎么实现一种类似于fifo的功能,还有就是一些DPI的东西,感觉可能做系统级多??,问了不少SOC的方面。大概就是这么多吧。

  数据处理有一块大的组合逻辑调的ip核 用底层嵌入乘法器实现,然后输出为了时序我做成流水线了,问我 如果把组合逻辑做成流水,你打算怎么做

  我有一个地方是用预置的闸门和输入信号一起控制 产生一个同步的闸门,就问我这里怎么实现的判断逻辑是什么

  有个地方是把数据调制成DPSK的绝对码,他问我怎么写的FPGA怎么实现的,然后问我如果没有功能芯片 让你全在FPGA内部实现,你怎么写

  测量原理之类的也问的很细,你用的等精度测量原理 误差分析是怎么分析的,哪些参数会影响精度

  面试官说汇顶的FPGA,基本就是通信和原型验证。简历上和这俩不沾边的,我估计根本不给面。标配就是通信+原型验证俩面试官

  介绍在公司做了什么,把自己做过的任务全部介绍了一遍,介绍的同时强调了下自己干了啥,写了啥,什么用的别人的脚本

  综合sdc inputdelay设置的多少,uncertainy设置的多少

  跨时钟域传输,单bit和多bit信号传输怎么实现;打两拍和握手一般在什么场合下使用,为什么?

  异步FIFO,格雷码判断指针空满条件,格雷码跨域传输需要做什么处理?为什么要用格雷码

  建立时间和保持时间。低功耗设计的方法,自己的程序中用了哪些。跨时钟域设计。异步FIFO。格雷码。快时钟到慢时钟和慢时钟到快时钟

  介绍SV中几种数组类型,队列和关联数组的区别,队列有什么特殊方法,队列可以通过索引获得其中的值吗

  仿真器用的什么?VCS。 VCS的-debug_access的lever有几个?你知道-kdb的选项作用吗?

  UVM用什么方式去做寄存器的读写测试?寄存器模型。有哪些具体的方法或者函数可以实现呢?

  介绍一下Virtual Sequence和Virtual Sequencer

  uvm_ do,uvm_ do_ with,uvm_ do_ on_ with的区别

  如何检验burst?连续地址读不一定行,因为可能是分批写入的,assertion可以么

  你知道UVM里面,monitor和sequence是怎么联系的?sequence里面的数据是如何发送到接口的?Driver是如何获得item的?

  看你简历里Altera和Xilinx的FPGA都用过,这两家的FPGA内部结构有什么区别,用的更多的是哪种?Xilinx FPGA里都有什么资源

  面试官懂高速接口,于是接下来的很多问题都与高速接口相关。首先问了在项目中是如何使用serdes高速接口的,场景、速率

  简历中提到了Aurora的8B10B与64B66B,谈一谈是怎么选择使用哪一种?10G以太网使用的是哪种编码方式

  Xilinx GT有哪几种,分别支持什么速率范围,在哪些FPGA上有哪种GT

  如何测试高速接口是好的,是符合要求的?说一下搭的板级测试环境和测试方法思路。在测试中光纤用的多长的,有没有考虑过光纤长度对接口的影响。

  是否做过前向纠错,是否对serdes的预加重去加重做过配置,是否做过眼图扫描

  NAND Flash的控制器的项目你是如何进行小组内分工的,如何规划整个项目从需求到具体设计的架构?

  你的NAND Flash控制器是用的开源的还是要自己手写实现的?接口协议是什么,和另一个SSD主控项目里的Flash控制器在性能与协议上有什么区别?能不能从应用需求上说一说为什么他们采用了差别比较大的设计。

  NAND Flash中使用的ECC是哪种编码,具体是哪种BCH,为何选这种?

  看你最后一个项目写的CPU总线接口,介绍一下这种LocalBus,以及项目中的使用场景

  简历里说你在CPU总线接口这个项目里除了负责了接口模块的实现,还负责了设计整体软硬件地址映射的编址方式设计,能不能详细讲讲你的工作对于软件与硬件双方的作用和意义。